Cadence 宣布，其 PCIe 6.0 完整子系統已在近期 PCI-SIG 合規測試活動中首輪通過所有官方 PCIe 6.0 規範測試。此次測試採用 x8 配置，並以 TSMC N3 製程實現，測試速度達到 PCIe 6.0 規範的 64 GT/s。
這次 PCI-SIG 合規工作坊於 7 月底舉行，是 PCI-SIG 首次針對 PCIe 6.0 規範進行正式合規測試的活動。Cadence 表示，其完整子系統包含 PHY 與 Controller，並已通過相關測試，目前已列入 PCI-SIG 的 Integrators List。
Cadence PCIe 6.0 通過首輪合規測試
Cadence 此次測試的 PCIe 6.0 子系統採用 x8 配置，並在 TSMC N3 製程上實現，完整解決方案涵蓋 PCIe 6.0 PHY 與 Controller。Cadence 表示，在正式合規測試前，公司已與 PCI-SIG、測試設備供應商及業界合作夥伴進行互通性測試，找出並解決潛在問題。
Cadence PCIe 6.0 解決方案具備哪些技術特點
Cadence 的 PCIe 6.0 解決方案由 PHY 與 Controller 組成完整子系統，並已完成晶片實作。
Cadence 公布的主要技術特點包括：
- PHY 與 Controller 完整子系統，並已完成晶片實作
- 採用 ADC 與 DSP 的等化技術
- 針對韌體最佳化的 SerDes 運作
- 支援多協定與多協定彈性
- 針對低功耗進行最佳化
- 支援最新 PCI-SIG Engineering Change Notices（ECN）
- 支援採用 TSMC N3 製程的 x8 配置
此次測試速度達到 PCIe 6.0 規範的 64 GT/s，Cadence 此次測試即以完整 x8 子系統、64 GT/s 速度進行正式合規測試。
PCIe 6.0 面向 AI 與 HPC 高頻寬需求
PCIe 6.0 主要針對人工智慧（AI）與高效能運算（HPC）系統對高頻寬連接的需求，應用範圍包括加速卡、網路介面與儲存裝置等。隨著 AI 與資料中心基礎架構持續需要更高頻寬的資料傳輸能力，PCIe 6.0 預計將在資料中心及 AI 基礎架構中獲得更廣泛採用，汽車與企業系統則預計會隨著整體生態系統成熟而擴大部署。
Cadence 高效能 PHY、Silicon Solutions Group 研發副總裁 Marc Loinaz 表示，PCI Express 是 AI／HPC 資料中心與 AI 基礎架構中的重要擴充互連技術，而此次首輪合規測試通過，可驗證其 PCIe 6.0 PHY 與 Controller 完整解決方案。
PCI-SIG 總裁兼董事會主席 Al Yanes 則表示，Cadence 長期參與 PCI-SIG，並持續協助推動 PCIe 技術的採用，此次 PCIe 6.0 合規成果也反映 PCIe 技術架構持續發展。
Cadence PCIe 6.0 子系統現已提供 SoC 設計導入
除了 PCIe 6.0 外，Cadence 目前也提供最高支援 PCIe 7.0 規範的 PCIe 技術產品組合。
Cadence 表示，這套包含 PHY 與 Controller 的 PCIe 6.0 完整子系統目前已提供 SoC 供應商進行設計導入，讓相關業者可將 PCIe 6.0 介面整合至下一代 SoC 產品。